Exams/m2014 q4b

Problem Statement

Implement the following circuit:

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);
	
    always @(posedge clk or posedge ar) begin
        if(ar)
            q <= 1'b0;
        else
        	q <= d;
    end
    
endmodule

 

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asynchronous reset으로 clk과 ar을 비동기적으로 코드를 작성해야 한다.