Xilinx Board

• FPGA

 

• 장점 

1. 쉽게 디지털 로직을 여러 번 프로그래밍 할 수 있다.
2. ASIC 대비 개발 출시 기간이 빠르다
3. 업데이트 가능

 

• 단점

1. 고비용

 

• 베릴로그 개발 과정

1. 베릴로그를 통해 RTL 디자인을 한다
2. Synthesis를 통해 게이트레벨의 회로도 netlist를 추출하게 된다.
3. 게이트들의 place와 routing을 하게 된다.
4.  최종적으로 FPGA에 삽입되어질 Layout을 하게된다.
5. 그 후 FPGA가 된다.

 

• Synthesis

HDL(Verilog)로 작성된 code를 실제 Gate-Level의 회로들로 Netlist로 변환하는 과정

그렇게 만들어진 회로를 실제칩에 이식하기 위해서 Place와 Routing 과정이 있다.

Place & Routing 

 

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HARDWARE MANAGER 

-> 만들어진 비트스트림파일을 FPGA에 프로그래밍하기위한 상태

 

베릴로그 개발 과정

1. Verilog = 베릴로그 코드 생성
2. Netlist 추출 = sysnthesis를 통해 게이트레벨 디자인으로 합성
3. Place "Element Unit" = 합성되어진 게이트레벨 회로를 물리적으로 연결하는 과정
4. Routing = 회로 routing
5. Programming = bitstream generation 과 open hardware manager를 통해 프로그래밍