여러가지 게이트들을 연결해서 layout + 전체적인 full custom 단계를 구성하는 것이 문제로 나올 것. AND GATE

메탈과 메탈 사이에는 어떠한 기생성분이 생기는지 공정사에서 검사. 해당 ring vco의 버퍼 개념은 옛날 논문에서 나왔다. -> 버퍼의 개념을 사용하기 때문에 설명. PSS는 주파수의 조절 진동 등이 위상이 튀는 행위들만 검출을한다. 튀는 높이값을 측정하기때문에 많을 수록 -값으로 나타나게되고 빈도가 낮다면 0db쪽으로 나타나게 된다. Eye Diagram 버퍼의 Layout

N TAP P TAP 이 있는 이유 -> 노이즈를 막기 위해 사용 평가때 레이아웃 부분 나올 수 있는 점 많음 VIA : 아래쪽의 Layer를 연결하기 위해 사용 층을 나누기 위해서는 아래쪽의 층과 윗쪽의 층을 가장 아래층에는 pmos nmos 연결 CMOS의 단점 : CMOS는 상보적으로 P TAP과 N TAP을 같이 구성해야한다. -> 공정상 복잡해진다. 메탈라인 크기가 정해져있다. (지침서가 존재) MPW : Multi Porject Wafer : 다양한 목적의 웨이퍼 / 실험용이나 논문제출용 등 다양한 목적에서 사용된다. / 일주일안에 나온다. 대신 마이크로가 상당히 높다.(1u 짜리 length를 사용해야함) Pcell NAND GATE, NOR GATE finger : 나누는 것 / finge..

cmos는 p기판위에 nmos를 배치한다. 각 공정마다 pdk가 존재한다. 녹색으로 되어있는 부분이 layout에서 중요한 부분 PDK : Produck Design Kit GPDK : 학습용을 중점으로 만든 공정 키트 / PDK는 각 공정회사에서 만든 공정 디자인 키트(PCB의 풋프린트와 같음) PDK의 정보들이 나와있다. 레지스터등의 정보도 추가로 나와있따. 단면적의 정보 룰러에 K를 누르고 F3을 누르면 옵션을 볼 수있다. (룰러의 옵션 사용 가능) layout이든 schematic이든 맨처음 그릴 떄 중요한기능은 Create기능 layout할 때는 규칙이 존재한다.(메탈과 메탈사이의 공간 등 규칙) -> 이 규칙은 공정회사에서 규칙을 만든다. -> 그래서 이 규칙에 맞게 확인하는 verificat..

DC 분석을 먼저 했던 이유는 DC는 직류성분을 검사하기 위해, BIAS를 인가하기위해 PMOS와 NMOS의 이동도를 맞춰주기위해 DC분석을 먼저했다. 튀는 현상 : overshooting Cell복사 트랜지헌트 분석을 하게되면 NMOS PMOS 이것을 활용하여 pmos의 current mirror를 만들 것이다. 전류제어에 안정성, 성능향상을 위해 current mirror는 중요하다. width값을 다르게 줘야한다. cascode - 쌓는 구조 전압을 이용해 Current를 맞추는 current mirror와 비슷한 개념이다. 전압을 이용해 frequency를 맞추는 것이 CMOS VCO이다. 파형발생기에서 파형을 조절하는 스위치가 내부 전압을 조절해서 파형을 조절하는 것이다. NMOS IDEAL 특..

cmos는 p+ p+사이는 0이 되어야 도통되고, n+ n+사이는 1이 되어야 도통된다. nmos는 p기판에 n+ n+를 삽입하면 되는데 p+ p+는 N-well의 영역을 만들어야 한다. RF - Radio Frequency, (고주파) pmos는 VDD와 연관되어 있어 1과 관련있다. nmos는 GND와 연관되어 있어 0과 관련있다. Testbench : 시뮬레이션할 수 있는 환경 변전소에서 나오는 전기 : AC DC : 에디슨 AC : 테슬라 가 만들었다. 심볼 : 해당 게이트의 외형 터미널 : 내부와 외부를 연결시켜주는 통로 시뮬레이션 시뮬레이션을 진행하기 위해서는 먼저 테스트벤치를 만들어야한다. 현재 OUT의 CAP은 로드 캐패시터로 사용되고 있다. 수동소자 R, L, C R : 전류를 컨트롤 해..