2023. 7. 14. 09:54ㆍ[Harman] 세미콘(semiconductor) 아카데미-반도체설계/Full Custom IC One Chip 설계
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cmos는 p기판위에 nmos를 배치한다. 각 공정마다 pdk가 존재한다. 녹색으로 되어있는 부분이 layout에서 중요한 부분
PDK : Produck Design Kit
GPDK : 학습용을 중점으로 만든 공정 키트 / PDK는 각 공정회사에서 만든 공정 디자인 키트(PCB의 풋프린트와 같음)
PDK의 정보들이 나와있다.
레지스터등의 정보도 추가로 나와있따.
단면적의 정보
위에서 본 LAYOUT정보 / 노란색 부분이 랭스 부분/ 양 옆의 회색부분이 메탈 / 메탈은 내부와 외부의 신호를 연결해준다. / N+는 빨간색과 회색을 연결시켜주는 역할 / 공정회사의 기계데이터를 만든다 보면 된다.
N well이 추가되었다. (nmos와는 달리).
저항 또한 만들 수 있다.전자를 방해해야하기 때문에 폴리로 만든다.전하를 축적하는 원리로 만든것이 cap / 마이크로당 훨씬 높은 f을 이용할 수 있다.
기존엔 schematic으로 되어있지만 layout으로 변경시켜준다.
layout화면F를 누르면 중심점으로 갈 수 있다.
소자들이 나노급이라 위의 두 기능들이 (확대 / 축소가) 중요하다.위 기능으로 볼 수 있다.위의 룰러 또한 C로 복사가 가능하다.
룰러에 K를 누르고 F3을 누르면 옵션을 볼 수있다. (룰러의 옵션 사용 가능)
모든 룰러를 제거 가능하다.
layout이든 schematic이든 맨처음 그릴 떄 중요한기능은 Create기능
wire는 schematic에서 자주 사용되고
드래그하면 그려진다.사용하고 있는 layer만 나온다routing한 것들을 볼 수 있다.via는 Metal1과 Metal2사이의 부분 / via가없으면 연결할 수 없다 -> 이격거리를 증가시켜 Routing시켜야 함.
다각형 메탈
Path로 그린 메탈
layout할 때는 규칙이 존재한다.(메탈과 메탈사이의 공간 등 규칙)
-> 이 규칙은 공정회사에서 규칙을 만든다.
-> 그래서 이 규칙에 맞게 확인하는 verification이 중요
Edge Measurement를 체크하면 layout에서 길이를 측정가능 (layer누른 후 K -> F3)
layer의 간격 측정
Edge Measurement를 체크 해제하면 각 각의 간격을 측정가능 (layer누른 후 K -> F3)layer 간의 간격 측정
DRD notify ON시키면 이격거리 등을 체크할 수 있다.
MoveLayer를 누른 후 드래그하면 이동 가능 / 혹은 m을 누른 후 이동 시킨다.
layout에서는 copy명령어가 가장 많이 사용된다.
S누른 후 드래그하면 다른 Layer까지 같이 지정 가능 / 서로 다른 layer끼리 간격을 유지하면서 이동시킬 때 많이 사용위의 s는 orthogonal에서 이용가능
위의 사진과 같이 회전가능
범위를 지정하면 해당 범위만큼 지울 수 있다. (겹치는 부분을 제거하기 위해 많이 사용)
Merge를 통해 겹치는 부분 합칠 수 있다.
위의 Merge와 Chop은 layout에서 많이 사용되는 기능이라 알아두는 것이 좋다.
SHIFT F누르면 비아 생성 가능
현재 기본 LAOUT에서의 검은색 화면은 P기판이다.
N - well을 만들어야 p+를 생성가능 / N-well을 생성했다 하여 n기판이 되는 것은 아니다. n+를 주입해야 한다.
두 메탈의 층이 달라서 이어줘야한다.
왼쪽의 n+는 전자주입 / 오른쪽 메탈은 1.2V 주입
Layout관정에서 보면 source와 drain 사이의 간격
제조 능력의 관점에서 보면 n(나노)단위라 source와 drain이 쇼트될 수 있다.
Length : source와 drain 사이의 거리 / Width : 옆의 길이 (1u~2u까지 키울 수 있다.)
N-well위에 p기판이 있는 것을 볼 수 있다.(노이즈의 관점에서 보도록 한다) / 노이즈가 발생 시 p기판의 모든 것들이 영향을 받는다. 가능하면 노이즈가 타더라도 n-well위에 있는 것이 방어막의 역할을 하기때문에 노이즈를 많이 상쇄시킬 수 있다. 그래서 P-well도 많이 사용된다.
노이즈라는 것은 GND에서 가장 많이 탄다. 노이즈를 타면 N+나 게이트부분등에 영향을 준다. 노이즈는 DC값이 흘러야 하는데 노이즈가 흐르면 AC같은 유동적인 값으로 변하게 된다. 그래서 P+가 있는 N-well에서 노이즈를 상쇄시킬 수 있게 한다. PCB상에서도 GND를 분리시키는 작업을 많이 한다.
위에서 검정색이 Contact이다. 우리가 layout을 작업하는 데이터들도 공정 데이터이기 때문에 우리가 작업한 layout을 보고 공정하는 곳에서 그 데이터를 기준으로 공정을 한다.
DRAM에서는 폴리 실리콘을 사용한다.
RAM : Random Access Memory로 임의로 승인된 메모리기 때문에 언제든 휘발될 수 있는 데이터가 올라온다.
ROM : Read Only Memory로 읽기전용 메모리라 비휘발되는 데이터가 올라온다.
PMOS와 NMOS의 모빌리티가 2배가 되기때문에 길이가 2배된다. (위의 PMOS가 NMOS보다 길이 2배)
3공정회사에서 준 데이터에 맞게 디자인했는지 검증하는 것이 Verification
latch - 이전의 데이터를 노이즈성분 등에 영향을 받지 않도록 저장한다. (디지털 논리에서의 FF - 이전의 데이터를 저장한다.)
대략적으로 라인을 그리는 작업. 먼저 그려보는 작업이다. (차후의 시행착오를 줄이기 위해 사용)
메탈라인
NMOS Layout
NMOS먼저 만들어본다 - P기판위에 먼저 만들 수 있는 MOSFET이기 때문이다. PMOS는 N-well기판 위에 있기 때문에 한번의 단계를 추가로 거쳐야한다.
작은것부터 그리며 맞춰나가는 것이 더욱 좋다.
K를 이용해서 0.12u간격의 가이드를 만들어 준다.
CONT
왼쪽 모서리에 R을 누른 후 Contact을 눌러 그린다.
양 끝부분을 맞춰준다.
0.12u로 contact이 맟줘졌다.
poly추가oxide추가
Nimp만 추가한다. (동그라미 되어있는 부분이 Nimp)
S를 이용하여 위, 밑을 선택한 후 오른쪽 마우스로 확대하여 그린다. 초록색 부분이 gate부분L : poly의 간격 / W : oxide의 간격
shift K누르면 룰러 전부 삭제 / NMOS 제작 완료
PMOS
NMOS를 기반으로 PMOS를 만들면 된다.
Nimp를 선택 후 Q를 눌러 Pimp로 변경해준다. 이것만 변경해준다 해서 PMOS가 되는 것은 아니다 -> N-well이 있어야 하기 때문이다.
p+를 주입할 수 있는 기판도 없고 N-well기판에 전자를 주입해줄 n+도 아직 없다.
N-well안에는 n+가 들어가야한다.
탭 : 벌크안에 들어가는 소스
가운데 poly를 지워주고 source와 drain을 이어주기 위해 두 메탈을 합친다. (merge이용)
이렇게 만든것이 옆의 pmos nmos가 된다.
Merge 시켜준다.
poly를 이용해 gate를 연결해줌
S를 이용하여 밑을 선택한 후 기준점을 oxide의 끝으로 찍을 후 1u까지 늘려준다.
Spacing에서 Apply를 선택하면 복사가 된다.
위와 동일하게 입력 후 Spacing 에서
Tap : 겹처진 layer를 한번에 볼 수 있다.
Metal1을 선택한 후 ok를 누른다.
Pcell은 shematic의 수치값들이 미리 적용된 layout
NMOS Q
PMOS Q
P-TAP을 만든다.
N-TAP을 만든다.
Ctrl F / Shift F
Ctrl F로 하면 컴퓨터에 차지하는 용량을 줄일 수 있다.
TOP으로 설정 시 NMOS위에 VIA가 생성된다.
현재 두곳은 메탈1으로 이어져있다. 메탈사이의 간격이 너무 좁으므로 메탈 2로 올리도록 한다.
NMOS를 Q를 통해 Parameter를 수정해준다.
PMOS를 Q를 통해 Parameter를 수정해준다.
현재 메탈이 안이어져서 A와 B가 NAND게이트와 같이 붙어있지 않다.
이렇게 메탈2층을 이어줘야 A와 B가 연결된 상태와 같이 된다.
현재 위 아래가 붙어있어 통합적으로 제어가능
Source와 drain이 sharing되어있어 붙어있다 보면 된다. / source와 drain이 붙어있는 상황Fingering 한 모습위 아래를 붙여준다.
